高h黄全肉一女n男暗卫_韩国性高清hd_中文字幕在线亚洲精品_亚洲日韩欧美综合

隨著微型化程度不斷提高，元件和布線技術也取得巨大發展，例如BGA外殼封裝的高集成度的微型IC，以及導體之間的絕緣間距縮小到0.5mm，這些僅是其中的兩個例子。電子元件的PCB布線設計方式，對以后制作流程中的測試能否很好進行，影響越來越大。下面介紹幾種PCB設計重要規則及實用提示。 

 

通過遵守一定的規程（DFT-Design for Testability，可測試的設計），可以大大減少生產測試的準備和實施費用。這些規程已經過多年發展，當然，若采用新的生產技術和元件技術，它們也要相應的擴展和適應。隨著電子產品結構尺寸越來越小，目前出現了兩個特別引人注目的問題：一是可接觸的電路節點越來越少；二是像在線測試（In-Circuit-Test）這些方法的應用受到限制。為了解決這些問題，可以在電路布局上采取相應的措施，采用新的測試方法和采用創新性適配器解決方案。第二個問題的解決還涉及到使原來作為獨立工序使用的測試系統承擔附加任務。這些任務包括通過測試系統對存儲器組件進行編程或者實行集成化的元器件自測試（Built-in Self Test，BIST，內建的自測試）。將這些步驟轉移到測試系統中去，總起來看，還是創造了更多的附加價值。為了順利地實施這些措施，在產品科研開發階段，就必須有相應的考慮。 
 

 

1、什么是可測試性？

可測試性的意義可理解為：測試工程師可以用盡可能簡單的方法來檢測某種元件的特性，看它能否滿足預期的功能。簡單地講就是： 

檢測產品是否符合技術規范的方法簡單化到什么程度？

編制測試程序能快到什么程度？

發現產品故障全面化到什么程度？

接入測試點的方法簡單化到什么程度？

 

為了達到良好的可測試必須考慮機械方面和電氣方面的設計規程。當然，要達到最佳的可測試性，需要付出一定代價，但對整個工藝流程來說，它具有一系列的好處，因此是產品能否成功生產的重要前提。 

 

2、為什么要發展測試友好技術？

過去，若某一產品在上一測試點不能測試，那么這個問題就被簡單地推移到直一個測試點上去。如果產品缺陷在生產測試中不能發現，則此缺陷的識別與診斷也會簡單地被推移到功能和系統測試中去。 

 

相反地，今天人們試圖盡可能提前發現缺陷，它的好處不僅僅是成本低，更重要的是今天的產品非常復雜，某些制造缺陷在功能測試中可能根本檢查不出來。例如某些要預先裝軟件或編程的元件，就存在這樣的問題。（如快閃存儲器或ISPs：In-System Programmable Devices系統內可編程器件）。這些元件的編程必須在研制開發階段就計劃好，而測試系統也必須掌握這種編程。 

 

測試友好的PCB電路設計要費一些錢，然而，測試困難的PCB電路設計費的錢會更多。測試本身是有成本的，測試成本隨著測試級數的增加而加大；從在線測試到功能測試以及系統測試，測試費用越來越大。如果跳過其中一項測試，所耗費用甚至會更大。一般的規則是每增加一級測試費用的增加系數是10倍。通過測試友好的PCB電路設計，可以及早發現故障，從而使測試友好的PCB電路設計所費的錢迅速地得到補償。 

 

3、文件資料怎樣影響可測試性？

只有充分利用元件開發中完整的數據資料，才有可能編制出能全面發現故障的測試程序。在許多情況下，開發部門和測試部門之間的密切合作是必要的。文件資料對測試工程師了解元件功能，制定測試戰略，有無可爭議的影響。 

 

為了繞開缺乏文件和不甚了解元件功能所產生的問題，測試系統制造商可以依靠軟件工具，這些工具按照隨機原則自動產生測試模式，或者依靠非矢量相比，非矢量方法只能算作一種權宜的解決辦法。 

 

測試前的完整的文件資料包括零件表，PCB電路設計圖數據（主要是CAD數據）以及有關務元件功能的詳細資料（如數據表）。只有掌握了所有信息，才可能編制測試矢量，定義元件失效樣式或進行一定的預調整。 

 

某些機械方面的數據也是重要的，例如那些為了檢查組件的焊接是否良好及定位是否所需要的數據。最后，對于可編程的元件，如快閃存儲器，PLD、FPGA等，如果不是在最后安裝時才編程，是在測試系統上就應編好程序的話，也必須知道各自的編程數據。快閃元件的編程數據應完整無缺。如快閃芯片含16Mbit的數據，就應該可以用到16Mbit，這樣可以防止誤解和避免地址沖突。例如，如果用一個4Mbit存儲器向一個元件僅僅提供300Kbit數據，就可能出現這種情況。當然數據應準備成流行的標準格式，如Intel公司的Hex或Motorola公司的S記錄結構等。大多數測試系統，只要能夠對快閃或ISP元件進行編程，是可以解讀這些格式的。前面所提到的許多信息，其中許多也是元件制造所必須的。當然，在可制造性和可測試性之間應明確區別，因為這是完全不同的概念，從而構成不同的前提。 

 

4、良好的可測試性的機械接觸條件

如果不考慮機械方面的基本規則，即使在電氣方面具有非常良好的可測試性的電路，也可能難以測試。許多因素會限制電氣的可測試性。如果測試點不夠或太小，探針床適配器就難以接觸到電路的每個節點。如果測試點位置誤差和尺寸誤差太大，就會產生測試重復性不好的問題。在使用探針床配器時，應留意一系列有關套牢孔與測試點的大小和定位的建議。 

 

5、最佳可測試性的電氣前提條件

電氣前提條件對良好的可測試性，和機械接觸條件一樣重要，兩者缺一不可。一個門電路不能進行測試，原因可能是無法通過測試點接觸到啟動輸入端，也可能是啟動輸入端處在封裝殼內，外部無法接觸，在原則上這兩情況同樣都是不好的，都使測試無法進行。在設計電路時應該注意，凡是要用在線測試法檢測的元件，都應該具備某種機理，使各個元件能夠在電氣上絕緣起來。這種機理可以借助于禁止輸入端來實現，它可以將元件的輸出端控制在靜態的高歐姆狀態。 

 

雖然幾乎所有的測試系統都能夠逆驅動（Backdriving）方式將某一節點的狀態帶到任意狀態，但是所涉及的節點最好還是要備有禁止輸入端，首先將此節點帶到高歐姆狀態，然后再“平緩地”加上相應的電平。 

 

同樣，節拍發生器總是通過啟動引線，門電路或插接電橋從振蕩器后面直接斷開。啟動輸入端決不可直接與電路相連，而是通過100歐姆的電阻與電路連接。每個元件應有自己的啟動，復位或控制引線腳。必須避免許多元件的啟動輸入端共用一個電阻與電路相連。這條規則對于ASIC元件也適用，這些元件也應有一個引線腳，通過它，可將輸出端帶到高歐姆狀態。如果元件在接通工作電壓時可實行復位，這對于由測試器來引發復位也是非常有幫助的。在這種情況下，元件在測試前就可以簡單地置于規定的狀態。 

 

不用的元件引線腳同樣也應該是可接觸的，因為在這些地方未發現的短路也可能造成元件故障。此外，不用的門電路往往在以后會被利用于設計改進，它們可能會改接到電路中來。所以同樣重要的是，它們從一開始就應經過測試，以保證其工件可靠。 

 

6、改進可測試性 

使用探針床適配器時，改進可測試性的建議：

套牢孔 

?　呈對角線配置

?　定位精度為±0.05mm （±2mil）

?　直徑精度為±0.076/-0mm （+3/-0mil）

?　相對于測試點的定位精度為±0.05mm （±2mil）

?　離開元件邊緣距離至少為3mm

?　不可穿通接觸

 

測試點 

?　盡可能為正方形

?　測試點直徑至少為0.88mm （35mil）

?　測試點大小精度為±0.076mm （±3mil）

?　測試點之間間隔精度為±0.076mm （±3mil）

?　測試點間隔盡可能為2.5mm

?　鍍錫，端面可直接焊接

?　距離元件邊緣至少為3mm

?　所有測試點應可能處于插件板的背面

?　測試點應均勻布在插件板上

?　每個節點至少有一個測試點（100％通道）

?　備用或不用的門電路都有測試點

?　供電電源的多外測試點分布在不同位置

 

元件標志 

?　標志文字同一方向

?　型號、版本、系列號及條形碼明確標識

?　元件名稱要清晰可見，且盡可能直接標在元件近旁

 

7、關于快閃存儲器和其它可編程元件

快閃存儲器的編程時間有時會很長（對于大的存儲器或存儲器組可達1分鐘）。因此，此時不容許有其它元件的逆驅動，否則快閃存儲器可能會受到損害。為了避免這種情況，必須將所有與地址總線的控制線相連的元件置于高歐姆狀態。同樣，數據總線也必須能夠被置于隔絕狀態，以確保快閃存儲器為空載，并可進行下步編程。 

 

系統內可編程元件（ISP）有一些要求，如Altera，XilinX和Lattuce等公司的產品，還有其它一些特殊要求。除了可測試性的機械和電氣前提條件應得到保證外，還要保證具有編程和確證數據的可能性。對于Altera和Xilinx元件，使用了連串矢量格式（Serial Vector Format SVF），這種格式近期幾乎已發展成為工業標準。許多測試系統可以對這類元件編程，并將連串矢量格式（SVF）內的輸入數據用于測試信號發生器。通過邊界掃描鍵（Boundary-Scan-Kette JTAG）對這些元件編程，也將連串數據格式編程。在匯集編程數據時，重要的是應考慮到電路中全部的元件鏈，不應將數據僅僅還原給要編程的元件。 

 

編程時，自動測試信號發生器考慮到整個的元件鏈，并將其它元件接入旁路模型中。相反，Lattice公司要求用JEDEC格式的數據，并通過通常的輸入端和輸出端并行編程。編程后，數據還要用于檢查元件功能。開發部門提供的數據應盡可能地便于測試系統直接應用，或者通過簡單轉換便可應用。 

 

8、對于邊界掃描（JTAG）應注意什么?

由基于復雜元件組成精細網格的組件，給測試工程師只提供很少的可接觸的測試點。此時也仍然可能提高可測試性。對此可使用邊界掃描和集成自測試技術來縮短測試完成時間和提高測試效果。 

 

對于開發工程師和測試工程師來說，建立在邊界掃描和集成自測試技術基礎上的測試戰略肯定會增加費用。開發工程師必然要在電路中使用的邊界掃描元件（IEEE-1149.1-標準），并且要設法使相應的具體的測試引線腳可以接觸（如測試數據輸入-TDI，測試數據輸出-TDO，測試鐘頻-TCK和測試模式選擇-TMS以及ggf.測試復位）。測試工程師給元件制定一個邊界掃描模型（BSDL-邊界掃描描述語言）。此時他必須知道，有關元件支持何種邊界掃描功能和指令。邊界掃描測試可以診斷直至引線級的短路和斷路。除此之外，如果開發工程師已作規定，可以通過邊界掃描指令“RunBIST”來觸發元件的自動測試。尤其是當電路中有許多ASICs和其它復雜元件時，對于這些元件并不存在慣常的測試模型，通過邊界掃描元件，可以大大減少制定測試模型的費用。 

 

時間和成本降低的程度對于每個元件都是不同的。對于一個有IC的電路，如果需要100％發現，大約需要40萬個測試矢量，通過使用邊界掃描，在同樣的故障發現率下，測試矢量的數目可以減少到數百個。因此，在沒有測試模型，或接觸電路的節點受到限制的條件下，邊界掃描方法具有特別的優越性。是否要采用邊界掃描，是取決于開發利用和制造過程中增加的成本費用。衽邊界掃描必須和要求發現故障的時間，測試時間，進入市場的時間，適配器成本進行權衡，并盡可能節約。在許多情況下，將傳統的在線測試方法和邊界掃描方法混合鹽業的方案是最佳的解決方式。